Đây là kết quả nghiên cứu của Nhóm nghiên cứu Hệ thống tích hợp thông minh (SISLAB)–Trung tâm Nghiên cứu thiết kế vi mạch và ứng dụng, Viện Công nghệ thông tin, Đại học Quốc gia Hà Nội. Công trình mở ra một hướng tiếp cận hiệu quả trong việc kiểm tra mức độ bảo mật của các thiết kế vi mạch ngay từ giai đoạn thiết kế, trước khi sản xuất.
Giải pháp đột phá trong đánh giá bảo mật phần cứng
Sáng chế đề xuất một quy trình kỹ thuật có hệ thống, cho phép đánh giá mức độ bảo mật của thiết kế phần cứng mật mã (crypto-hardware), ngay trong giai đoạn thiết kế, thông qua phân tích lưu vết công suất tiêu thụ được ước lượng bằng mô phỏng, thay vì đợi đến khi sản xuất chip thực tế.
Thông thường, việc kiểm thử bảo mật phần cứng chỉ được thực hiện sau khi thiết kế đã được chế tạo thành vi mạch trên công nghệ ASIC hoặc FPGA, gây tốn kém chi phí và thời gian. Trong bối cảnh các cuộc tấn công kênh kề (Side-Channel Attacks) ngày càng tinh vi, việc phát hiện sớm các điểm rò rỉ thông tin trở nên cấp thiết.
Quy trình được bảo hộ sáng chế bao gồm các bước từ đặc tả thiết kế, mô tả kiến trúc RTL, mô phỏng chức năng, tổng hợp phần cứng, phân tích thời gian và ký sinh, đến ước lượng công suất tiêu thụ và phân tích bảo mật thông qua các kỹ thuật thống kê như T-test, phân tích vi sai (DPA) và phân tích tương quan (CPA). Toàn bộ quy trình được thực hiện trên mô hình thiết kế trước khi gửi đi chế tạo, giúp tiết kiệm đáng kể chi phí và phát hiện sớm các điểm yếu bảo mật có thể bị khai thác.
Ứng dụng thiết thực trong thiết kế các vi mạch bảo mật cao
Sáng chế đặc biệt hữu ích trong việc thiết kế và đánh giá các khối mã hóa phần cứng như AES (chuẩn mã hoá tiên tiến), RSA (mật mã hóa khóa công khai), ECC (mã hoá bảo mật theo đường cong)... phục vụ các ứng dụng yêu cầu bảo mật cao như thẻ ngân hàng, căn cước công dân điện tử, hệ thống quân sự, IoT an toàn và thiết bị nhúng bảo mật .
Chẳng hạn, các tấn công dựa trên lưu vết công suất tiêu thụ có thể phá giải khóa AES chỉ trong vài phút nếu thiết kế phần cứng không được bảo vệ đúng cách. Giải pháp sáng chế này cung cấp công cụ kỹ thuật mạnh mẽ để kiểm định và nâng cao khả năng chống rò rỉ khóa bí mật trong các thiết kế.
Việc được cấp Bằng độc quyền sáng chế cho giải pháp này khẳng định năng lực nghiên cứu–phát triển của đội ngũ các nhà khoa học Việt Nam trong lĩnh vực thiết kế vi mạch bán dẫn và an toàn thông tin – một lĩnh vực công nghệ cao đang được Chính phủ ưu tiên đầu tư và phát triển.
Đây cũng là minh chứng cho sự kết hợp hiệu quả giữa các hướng nghiên cứu trọng điểm hiện nay như mật mã phần cứng, phân tích bảo mật kênh kề, thiết kế vi mạch số (RTL/ASIC/FPGA) và kiểm thử thiết kế an toàn trước sản xuất.
Quy trình kỹ thuật được bảo hộ sáng chế
Quy trình đánh giá mức độ bảo mật của phần cứng dựa trên lưu vết ước lượng công suất tiêu thụ được thực hiện qua các bước sau: (i) xây dựng đặc tả thiết kế mật mã/bảo mật; (ii) thiết kế phần cứng dưới dạng chuyển dịch thanh ghi (RTL); (iii) mô phỏng và kiểm chứng chức năng của thiết kế; (iv) tổng hợp và thực thi phần cứng thiết kế; (v) trích xuất thông tin trở kháng và dung kháng ký sinh, phân tích thời gian tĩnh để kiểm tra đáp ứng thời gian của thiết kế; (vi) mô phỏng thiết kế với thông tin ký sinh và trích xuất dạng sóng tín hiệu; (vii) ước lượng công suất tiêu thụ và trích xuất lưu vết tương ứng; (viii) nội suy và bóc tách lưu vết công suất tiêu thụ; (ix) đánh giá bảo mật dựa trên lưu vết thu thập được; (x) tích hợp thiết kế vào hệ thống, sẵn sàng cho chế tạo vi mạch.
Tên sáng chế: Quy trình đánh giá mức độ bảo mật của phần cứng dựa trên lưu vết ước lượng công suất tiêu thụ
Lĩnh vực: Thiết kế vi mạch bán dẫn, bảo mật phần cứng
Cơ quan cấp bằng: Cục Sở hữu trí tuệ – Bộ Khoa học và Công nghệ
Ứng dụng: Kiểm thử bảo mật các thiết kế chip mật mã trên nền tảng ASIC/FPGA trước khi sản xuất
Đơn vị nghiên cứu: Trung tâm Nghiên cứu thiết kế vi mạch và ứng dụng (CICA), Viện Công nghệ thông tin, Đại học Quốc gia Hà Nội
Tác giả sáng chế: Tiến sĩ Bùi Duy Hiếu, Giáo sư, Tiến sĩ Trần Xuân Tú
Email:
Mã xác nhận: